TSMCは3nm、2nm...の兆トランジスタパッケージを目指しています

すでに、8 つの DRAM チップを備えた 6nm ベース基板上に 5nm 3D スタック ダイを備えた AMD の MI300 GPU 用のチップレットおよび基板テクノロジが使用されています。 しかし、この技術は基板上のより複雑で大型の 3nm チップに使用されています。

本日アムステルダムで開催されたTSMCテクノロジーシンポジウムで、ビジネス開発担当シニアバイスプレジデントのケビン・チャン氏は、「われわれはその段階に近づいており、能力はあるが、顧客の製品を発表することはできない」と語った。 「しかし、私たちは複数の大きなダイの積み重ねと CoWoS プロセスを持っています。」 問題の一部は、3nm プロセス テクノロジのサイクル タイムの延長と、すべてのダイを組み合わせるために追加された CoWoS プロセスです。

「3nmはすでに長い製造プロセスであり、その後、製品の採用を増やすためにスタッキングプロセスを経る必要があり、サイクルタイムが短縮されることがわかります。チップレットテクノロジーはまだ初期段階にあります。」

兆トランジスタパッケージへの移行は、来年発売されるTSMCの次世代インターポーザプロセスであるCOWoS-Lによって推進されています。

TSMCのハイパフォーマンスコンピューティング事業部事業開発担当ディレクター、ユジュン・リー氏はシンポジウムで、「われわれは現在、スーパーキャリアインターポーザー技術を使った6倍のレチクルサイズのCoWoS-L技術を開発している」と述べた。 レチクル サイズが 858 mm2 (26 mm x 33 mm) の場合、これは、パッケージ内のシステムが最大 5148 mm2 になることを意味します。 これにより、より多くのチップレットと最大 12 スタックの HBM3 高帯域幅メモリが可能になります。

同社は2025年に2nmプロセスを計画しており、これは最初のナノシート・トランジスタ・アーキテクチャによるものだが、2026年には主な生産は裏面電源を備えたN2Pで行われる予定である。 「ナノシートは 2nm から始まり、少なくとも数世代は簡単に使用されると予測するのが合理的です。たとえば、FinFet を 5 世代使用しました。つまり、10 年以上になります。」

同社は来年、利用可能なマイクロコントローラー向けに抵抗膜RRAMメモリを備えた6nmプロセスを導入することも計画している。 「N6 RRAMは2026年よりさらに先だ」と同氏は語った。 「MCU は 16nm に移行したばかりで、通常 28nm に移行するにはかなりの年月がかかり、おそらく 5 年かかり、その後 6nm に移行することになります。」 ただし、RRAM を搭載した MCU は、自動車のゾーン アーキテクチャの重要な機能とみなされています。

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