CPLD (Complex Programmable Logic Device): 説明

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CPLD (Complex Programmable Logic Device) は、中心を中心としたプログラマブル相互接続マトリックス ユニットで構成されており、LMC 論理構造はより複雑であり、複雑な I/O ユニット相互接続構造を持っています。 特定の機能を実行するために、ユーザーはニーズに応じて特別な回路構造を生成できます。 固定長の金属線が CPLD 内で各論理ブロックを相互接続するために使用されるため、設計された論理回路には時間予測可能性があり、セグメント化された相互接続構造の不完全なタイミング予測という欠点が回避されます。 1990 年代までに、CPLD は電気的消去の特性だけでなく、エッジ スキャンやオンライン プログラマビリティなどの高度な機能も備えて、より急速に開発されました。 より一般的に使用されているのは、Xilinx の CPLD と Altera の CPLD です。

CPLD開発の歴史

1970 年代に、最初期のプログラマブル ロジック デバイスである PLD が誕生しました。 その出力構造はプログラマブル ロジック マクロ ユニットです。そのハードウェア構造の設計はソフトウェアによって完了できるため (家を建てた後に局所的な屋内構造を手動で設計するのと同等)、その設計は純粋なハードウェア デジタル回路よりも柔軟性がありますが、過度に複雑です。構造が簡単なため、より小さな回路のみを実装することもできます。 PLD では小規模な回路しか設計できないという欠点を補うために、1980 年代半ばに複雑なプログラマブル ロジック デバイス (CPLD) が導入されました。 現在、その用途はネットワーク、計装、自動車エレクトロニクス、CNC工作機械、航空宇宙計測、制御機器などに広がっています。

CPLDの基本構造

CPLD は Complex Programmable Logic Device の略称で、FPGA は Field-Programmable Gate Array の略称です。 両者の機能は基本的に同じで、プログラミングやその他のプロセスも基本的に同じです（プログラミングファイルは異なりますが、ソフトウェアによって自動的に生成されます）が、チップの内部実装原理と構造が若干異なります。 。

プログラマブルロジックユニット

機能はFPGAの基本I/Oポートと同じですが、CPLDの適用範囲は比較的限定されており、I/Oのパフォーマンスと複雑さはFPGAとは異なり、サポートされているI/O規格は少ないです。そして周波数は低くなります。

基本ロジックユニット

CPLD の基本的な論理ユニットはマクロ ユニットです。 いわゆるマクロセルは、いくつかの AND、またはアレイとフリップフロップで構成されます。「AND-OR」アレイは組み合わせ論理関数を完成させ、フリップフロップは順序論理を完成させるために使用されます。 CPLD の基本論理ユニットに関連するもう 1 つの重要な概念は、積項です。 いわゆる積項はマクロセル内の AND 配列の出力であり、その数値は CPLD の容量を示します。 積項配列は実際には「AND-OR」配列です。 各交差点はプログラム可能なヒューズです。 オンにすると、「AND」ロジックが実装されます。 通常、「AND」配列の後には「OR」配列があり、最小の論理式で「OR」関係を完成させるために使用されます。

ルーティング プール、ルーティング マトリックス

CPLD の配線リソースは FPGA の配線リソースよりもはるかに単純で、配線リソースは比較的限られています。 一般的には集中配線プール構造が使用されます。 いわゆる配線プールは本質的にスイッチ マトリックスであり、異なるマクロセルの入力項目と出力項目間の接続はノードを接続することによって完了できます。 CPLD デバイス内の相互接続リソースが不足しているため、場合によってはデバイスをルーティングする際に問題が発生することがあります。 CPLD の配線プール構造は固定されているため、CPLD の入力ピンから出力ピンまでの遅延は固定されており、これを Pin to Pin 遅延と呼び、Tpd で表します。 Tpd 遅延は、CPLD デバイスが達成できる最高周波数を反映しており、CPLD デバイスのスピード グレードも明確に示しています。

CPLDの基本構造例

EPM7128S デバイス

(1) EPM7128S デバイスの基本構造

EPM7128S デバイスは、主にロジック アレイ ブロック LAB、マクロセル、I/O 制御ブロック、およびプログラマブル相互接続アレイ PIA で構成されています。

マルチアレイ マトリックス構造では、各マクロセルにプログラム可能な AND アレイと固定 OR アレイ、および独立してプログラム可能なクロックを備えた構成可能なフリップフロップがあり、クロック イネーブルのクリアおよびセット機能が備えられています。 16 マクロセルごとにグループを形成し、フレキシブル ロジック アレイ モジュール LAB を形成します。 複数の LAB は、プログラマブル相互接続アレイ PIA を介してグローバル バスに接続されます。 各 LAB は対応する I/O 制御ブロックにも接続され、直接入力および出力チャネルを提供します。

(2) EPM7128S マクロセルの構造

EPM7128S の各マクロセルは、組み合わせロジックまたは順序ロジックで動作するように個別に構成できます。 マクロセルは主にロジックアレイ、製品項目選択マトリクス、プログラマブルレジスタで構成されます。 プログラマブル レジスタは、組み合わせロジックを実現するためのロジックのニーズに応じてバイパスするようにプログラムできます。 レジスタとして使用される場合、対応するプログラマブル ロジック デバイス開発ソフトウェアは、設計ロジックの要件に従って効果的なレジスタ動作モードを選択し、設計で使用されるデバイス リソースを最小限に抑えます。

XCR3064XL デバイス

(1)XCR3064XLのデバイス構造

XCR3064XL デバイスのマクロセル構造は、ゼロ電力相互接続アレイによって接続された機能ブロックと I/O ユニットで構成されており、各論理ブロックには 16 個のマクロセルが含まれています。

CPLD アーキテクチャ図

ここではザイリンクス CoolRunner-II を例に挙げます。 次の図は、CPLD アーキテクチャXilinx CoolRunner-IIの図。

Easybom が上の写真の内容を説明します。

1. この CPLD には、「ファンクション ブロック 1」から「ファンクション ブロック n」までのいくつかのファンクション ブロックがあります (CoolRunner-II CPLD の場合、この番号の範囲は 2 ～ 32 です)。

2. 各機能ブロックからの 16 ラインの出力が AIM (Advanced Interconnect Matrix) に入力され、40 ラインの信号が AIM から機能ブロックに入力されます。

3. 各ファンクションブロックには 16 個の MacroCell (MC1 ～ MC16) があります。

4. 各 MacroCell は、I/O ブロックから 16 個の信号にアクセスできます。

5. MacroCell の構造を以下に示します。 各マクロセルにはフリップフロップと PLA アレイの積和が含まれており、ユーザーはこれを利用して組み合わせロジックまたは順序ロジックを作成できます。 したがって、CoolRunner-II CLPD (XC2C512) で使用できるトリガーの最大数は 512 です。 (この数値を覚えておいてください。FPGA のフリップフロップの数と比較します)

6. AIM は、必要に応じて信号を相互接続するようにプログラムできます。 ただし、上の 2 番目の箇条書きで見たように、機能ブロックあたりの信号の数は制限されています。

PLA (プログラマブル ロジック アレイ) と同様に、各マクロセル内の CPLD の論理機能は、JTAG 上のシステム プログラミング (ISP) インターフェイスを通じて電気的にプログラムされます。 これらのフラッシュベースの接続は、一度プログラムされると、何年も同じままになります。 これにより、CPLD には「インスタントオン」作業という独特の利点が得られます。 つまり、プログラムは ISP フラッシュ メモリを介して焼き付けられるため、CPLD は電源を入れるとすぐに動作を開始します。

要約すると、CPLD には、単一の大きな論理セル相互接続によってアクセスできる、通常は 1000 未満の数百の機能ブロック (または論理ブロック) があると言えます。

CPLDの使い方は？

CPLD は、ユーザーが独自のニーズに応じて論理関数を構築するデジタル集積回路です。 基本的な設計方法は、統合開発ソフトウェア プラットフォームを使用して、回路図やハードウェア記述言語などを使用して対応するターゲット ファイルを生成し、ダウンロード ケーブル (「インシステム」) を介してコードをターゲット チップに転送することです。プログラミング）により設計されたデジタルシステムを実現します。

ここではレスポンダを例に、その設計（装飾）プロセス、つまりチップの設計プロセスについて説明します。 CPLD の作業のほとんどはコンピューター上で行われます。 統合開発ソフト（アルテラ社のMax+pluxII）を開く→回路図を描き、ハードウェア記述言語（VHDL、Verilog）を書く→コンパイル→論理回路の入力励磁信号を与えてシミュレーションを行い、正常に動作するか確認します。ロジック出力結果が正しい → ピン入出力ロックを実行 (7128 の 64 個の入出力ピンを必要に応じて設定可能) → コードを生成 → ダウンロード ケーブルを介してコードを送信し、CPLD チップに保存します。 7128チップのピンは引き抜かれています。 デジタル管、応答スイッチ、表示灯、ブザーを配線でチップボードに接続し、電源をテストします。 解答スイッチを押すと、対応する表示灯が点灯し、解答は正解です。 今後は主審が加点した後、デジタル表示の結果が正しいかどうかを確認してください。 問題がある場合は、回路図やハードウェア記述言語を再修正して設計を改善できます。 量産など設計が完了した後は、他の CPLD チップを直接コピーする、つまりコードを書くことができます。 信号機の設計など、他のチップを設計する場合は、回路図を再描画するか、ハードウェア記述言語を記述して、上記の作業プロセスを繰り返して設計を完了する必要があります。 このような改造設計は家の模様替えに相当し、CPLDではこの種の装飾を何万回も繰り返すことができます。

CPLDとFPGAの違い

1. FPGA の概要

FPGA (フィールド プログラマブル ゲート アレイ) は、PAL、GAL、CPLD、およびその他のプログラマブル デバイスをベースにしてさらに開発された製品です。 これは、特定用途向け集積回路 (ASIC) の分野におけるセミカスタム回路として登場し、カスタム回路の欠点を解決しただけでなく、元のプログラマブル デバイスのゲート回路の数が限られているという欠点も克服しました。

FPGAの機能

1) FPGA を使用して ASIC 回路 (特定用途向け集積回路) を設計すると、ユーザーはフィルムを製造することなく適切なチップを入手できます。

2) FPGA は、ASIC 回路の中で設計サイクルが最も短く、開発コストが最も低く、リスクが最も低いデバイスの 1 つです。

3) FPGAは低消費電力の高速CMOSプロセスを採用しており、CMOSレベルとTTLレベルに対応しています。

FPGA は、オンチップ RAM に保存されているプログラムによってセットアップされ、その動作状態が設定されます。 したがって、動作時にオンチップ RAM をプログラムする必要があります。 ユーザーは、さまざまな構成モードに応じてさまざまなプログラミング方法を使用できます。

2. CPLD の概要

CPLD (Complex Programmable Logic Device) は、中心を中心としたプログラマブル相互接続マトリックス ユニットで構成されており、LMC 論理構造はより複雑であり、複雑な I/O ユニット相互接続構造を持っています。 特定の機能を実行するために、ユーザーはニーズに応じて特別な回路構造を生成できます。 固定長の金属線が CPLD 内で各論理ブロックを相互接続するために使用されるため、設計された論理回路には時間予測可能性があり、セグメント化された相互接続構造の不完全なタイミング予測という欠点が回避されます。 1990 年代までに、CPLD は電気的消去の特性だけでなく、エッジ スキャンやオンライン プログラマビリティなどの高度な機能も備えて、より急速に開発されました。ザイリンクス CPLDそしてその他のCPLDが一般的に使用されます。

CPLDの特徴

柔軟なプログラミング、高度な統合、短い設計および開発サイクル、幅広いアプリケーション範囲、高度な開発ツール、低い設計および製造コスト、設計者のハードウェア経験の要件が低い、標準製品をテストする必要がない、強力な機密性、および人気の価格。 大規模な回路設計が可能なため、製品の試作や製品製造（一般に1万個未満）に広く使用されています。 CPLD デバイスは、中小規模の汎用デジタル集積回路のほぼすべてのアプリケーションに使用できます。 CPLD デバイスは電子製品に不可欠な部品となっており、その設計と応用は電子技術者にとって必要なスキルとなっています。

3. FPGAとCPLDの違い

CPLD 対 FPGA

1. CPLD はさまざまなアルゴリズムや組み合わせロジックを完成させるのに適しており、FPGA は順序ロジックを完成させるのに適しています。 言い換えると、FPGA はフリップフロップが豊富な構造に適しており、CPLD はフリップフロップが制限され、プロダクトが豊富な構造に適しています。

2. CPLD の連続配線構造はタイミング遅延が均一で予測可能であることを決定しますが、FPGA のセグメント配線構造は遅延の予測不可能性を決定します。

3. FPGA はプログラミングにおいて CPLD よりも柔軟性が優れています。 CPLD は、固定された相互接続回路を使用して論理機能を変更することによってプログラムされますが、FPGA は主に相互接続の配線を変更することによってプログラムされます。 FPGA は論理ゲートの下でプログラムできますが、CPLD は論理ブロックの下でプログラムされます。

4. FPGA の集積レベルは CPLD よりも高く、より複雑な配線構造とロジック実装を備えています。

5. CPLD は FPGA よりも使いやすいです。 CPLD のプログラミングには E2PROM または FAST FLASH テクノロジーが採用されており、外部メモリ チップは必要なく、使いやすいです。 FPGAのプログラミング情報は外部メモリに保存する必要があり、使用方法が複雑です。

6. CPLD は FPGA よりも高速で、時間の予測可能性が高くなります。 これは、FPGA がゲート レベルのプログラミングであり、CLB 間で分散配線が使用されるのに対し、CPLD は論理ブロック レベルのプログラミングであり、論理ブロック間の配線が集中しているためです。

7. プログラミング方法では、CPLD は主に E2PROM またはフラッシュ メモリ プログラミングに基づいており、プログラミング時間は 10,000 回に達することがあります。 利点は、システムの電源がオフになってもプログラミング情報が失われないことです。 CPLD は、プログラマでのプログラミングとシステムでのプログラミングの 2 つのカテゴリに分類できます。 ほとんどの FPGA は SRAM プログラミングに基づいており、システムの電源がオフになるとプログラミング情報は失われます。 システムの電源を入れるたびに、デバイスの外部からプログラミング データを SRAM に書き換える必要があります。 利点は、何度でもプログラムでき、オンザフライで迅速にプログラムできるため、ボードおよびシステム レベルでの動的な構成が可能になることです。

8. CPLD の機密性は良好ですが、FPGA の機密性は劣ります。

9. 通常の状況では、CPLD の消費電力は FPGA の消費電力よりも大きく、集積度が高くなるほど、その傾向は顕著になります。

複雑なプログラマブル ロジック デバイス (CPLD) の密度が増加するにつれて、デジタル デバイス設計者は大規模な設計を柔軟かつ容易に行うことができ、製品を迅速に市場に投入できるようになります。 多くの設計者は、CPLD には使いやすさ、予測可能なタイミング、高速性という利点があることに気づいていますが、これまでは CPLD 密度の制約により、FPGA や ASIC に頼らざるを得ませんでした。 設計者は、最大数十万ゲートの密度で CPLD の利点を実感できるようになりました。

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